RFID世界網(wǎng) > 技術(shù)文章 > 制造 > 正文

降低RFID應(yīng)答器功耗的設(shè)計(jì)策略

作者：安捷倫科技公司

來(lái)源：RFID射頻快報(bào)

日期：2007-12-13 16:05:25

摘要：用于射頻識(shí)別(RFID)電路的應(yīng)答器設(shè)計(jì)必須借助應(yīng)用低功耗電路來(lái)克服其所面臨的許多挑戰(zhàn)。RFID應(yīng)答器電路必須是低成本的，并且必須在有限的電源條件下滿足長(zhǎng)期工作。先前的一系列文章提出了設(shè)計(jì)RFID應(yīng)答器集成電路(IC)的基本設(shè)計(jì)策略，以及如何在不同的電路中應(yīng)用這些策略。在這一系列連載文章的最后，將探討某些先進(jìn)的RFID應(yīng)答器設(shè)計(jì)策略，其主要目標(biāo)是節(jié)省功耗并降低成本。

關(guān)鍵詞：RFID應(yīng)答器降低功耗設(shè)計(jì)

應(yīng)答器設(shè)計(jì)的成本依賴于幾個(gè)因素，而不僅僅是硅的成本。事實(shí)上，芯片制造工藝的成本(就其復(fù)雜性和成熟程度與良率而言)一般可以由電路設(shè)計(jì)師來(lái)控制。根據(jù)經(jīng)驗(yàn)，當(dāng)裸片面積超過(guò)1mm²時(shí)，用于供應(yīng)鏈應(yīng)用的RFID的成本開(kāi)始下降。

當(dāng)RFID應(yīng)答器從系統(tǒng)的最小范圍運(yùn)動(dòng)到最大范圍時(shí)，其功率大致變化三十倍，所以RFID應(yīng)答器的功率要求可能對(duì)設(shè)計(jì)師提出了一個(gè)難于預(yù)測(cè)的挑戰(zhàn)。盡管UHF RFID應(yīng)答器可以獲得的典型功率在一百毫瓦數(shù)量級(jí)，但該問(wèn)題并非僅限于功耗。即使是在短距離內(nèi)，可以對(duì)應(yīng)答器提供足夠的功率卻可能導(dǎo)致電壓過(guò)載。應(yīng)答器還必須工作在從-25℃~+40℃的標(biāo)稱工作范圍內(nèi)，以及從-40℃~+65℃基于EPC Gen2標(biāo)準(zhǔn)的擴(kuò)展溫度范圍內(nèi)。

成本與功率要求極大地影響了對(duì)用于生產(chǎn)RFID應(yīng)答器IC的工藝選擇。正如在先前系列文章中所提到的，肖特基接觸在RFID應(yīng)答器設(shè)計(jì)中提供了低開(kāi)啟電壓、低結(jié)電容以及高電流驅(qū)動(dòng)。另外，已經(jīng)有人致力于采用新的工藝，例如BiCMOS以及藍(lán)寶石硅片(SOS)，其提供了極佳的低功耗性能。但每種方法都有其不利的一面。在CMOS工藝中肖特基接觸并非是常規(guī)的，而一般需要后處理步驟。其它工藝諸如BiCMOS和SOS對(duì)大多數(shù)RFID應(yīng)答器應(yīng)用而言又太貴了。

實(shí)現(xiàn)低功耗電路要求的另一個(gè)方法是動(dòng)態(tài)閾值電壓MOSFET(DTMOS)技術(shù)。其可以利用體硅CMOS技術(shù)實(shí)現(xiàn)廉價(jià)生產(chǎn)。其全部?jī)?yōu)勢(shì)非常適合于開(kāi)發(fā)下一代UHF RFID應(yīng)答器，本文將對(duì)此作詳細(xì)論述。本文將首先介紹DTMOS的基本原理。接下來(lái)，DTMOS在數(shù)字、模擬以及射頻領(lǐng)域的實(shí)現(xiàn)將被重點(diǎn)說(shuō)明，這是由于UHF RFID應(yīng)答器包括了涉及所有這三個(gè)領(lǐng)域的電路。最后，將演示滿足EPC Gen2指標(biāo)UHF RFID的DTMOS帶隙參考電路的芯片實(shí)現(xiàn)。

DTMOS屬于基本上采用互連的阱和柵的MOS晶體管(圖1)。對(duì)于雙阱p襯底CMOS工藝，由于只能單獨(dú)控制和生產(chǎn)N阱的這一事實(shí)，所以只能采用P型DTMOS，這是因?yàn)镹型DTMOS的P阱具有到P襯底的共同和低歐姆的通路。然而，N型DTMOS可以在具有深N阱特性的工藝中獲得。DTMOS的操作類似于弱反型MOS的操作，相似于橫向PNP管中的三極管操作。弱反型MOS晶體管的漏電流與橫向PNP的集電極電流(都在飽和區(qū))為：

其中：F=F_BJT=V_BE。用于三極管，F(xiàn)=F_WIM=[(V_GS-V_T)×C_OX/(C_OX+C_depletion)]

用于弱反型MOS晶體管。

耗盡層電容的值依賴于耗盡層的寬度，其依次依賴于阱的摻雜特性，以及在硅中源極結(jié)附近的電壓降。因此，該因素依賴于所采用的阱-源電壓和通過(guò)閾值調(diào)制效應(yīng)所采用的阱-源電壓。

DTMOS可以被看作基極上具有額外柵的橫向雙極PNP管?；谶@一觀點(diǎn)，DTMOS的漏電流主要取決于通過(guò)源—阱結(jié)的電壓，其在V_GS與I_D之間產(chǎn)生了理想的指數(shù)(類似雙極)關(guān)系。由于互連柵—阱的存在，在柵和阱之間存在著內(nèi)建電壓F_GW。由于電容的分配，電壓F_GW在柵氧和硅上被再次分配。這意味著硅中的電壓降由于F_GW作為勢(shì)壘，降低了電壓F_b1，DTMOS的漏電流可以表示為：

降低電壓F_b1的勢(shì)壘為：

這是一個(gè)F_GW與許多工藝參數(shù)的函數(shù)：

由這些推導(dǎo)得出的關(guān)鍵結(jié)果如下：
1. 與硅PN結(jié)的1.2V相比，DTMOS器件的帶隙顯然是0.6V；
2. DTMOS器件具有理想的指數(shù)特性[ID a exp(qV_GS/kT)]；
3. DTMOS器件的橫向電流具有exp(qFb1/kT)因子，其比通常的橫向PNP要大；
4. 帶隙電壓具有明顯的溫度依賴性。

采用0.25um DTMOS工藝生產(chǎn)的初步成功設(shè)計(jì)工作在77K溫度下，使用0.6V電源電壓并將襯底連接到固定的正向偏置電壓。接下來(lái)的試驗(yàn)包括受控柵橫向雙極晶體管(GCLPNP)以及襯底連接到柵端的硅絕緣體(SOI)MOSFET工藝。第一種工藝用于小型的低功耗模擬應(yīng)用，而第二種工藝是超低功耗CMOS的典型最佳候選技術(shù)。

DTMOS技術(shù)在其產(chǎn)生的柵—延遲/功耗方面與傳統(tǒng)的CMOS技術(shù)相比顯示出驚人的性能優(yōu)勢(shì)。DTMOS還在RF電路中顯示出優(yōu)越性能。在傳統(tǒng)的CMOS中，縮小到更小特征尺寸和閾值電壓(V_TH)的工藝增加了工作速度。然而，V_TH的降低也導(dǎo)致了亞閾值MOSFET行為的下降。靜態(tài)電路中靜態(tài)電流的增加，將V_TH限制為0.4V。DTMOS可能可以克服這些約束，特別是工作在具有陡峭的亞閾值特性的極低V_DD和低V_TH下。對(duì)DTMOS，柵輸入電壓正向偏置了襯底，根據(jù)著名的體效應(yīng)公式，V_TH將降低：

基于該公式，DTMOS可以在其“導(dǎo)通”狀態(tài)實(shí)現(xiàn)低V_TH。與此同時(shí)，在其“關(guān)閉”狀態(tài)，保持了與沒(méi)有尺寸縮小的傳統(tǒng)MOSFET類似的陡峭亞閾值斜率，這使得反向漏電流減小到最小。在DTMOS的“導(dǎo)通”和“關(guān)閉”狀態(tài)，通過(guò)在體效應(yīng)公式中改變V_BS分量來(lái)做到這一點(diǎn)。

一些研究小組已經(jīng)在用于數(shù)字電路的襯底-DTMOS(B-DTMOS)中證實(shí)了不同的物理實(shí)現(xiàn)方式。在早期的工作中，兩個(gè)小組通過(guò)將CMOS柵和阱連接在一起建立了B-DTMOS邏輯電路。

這種方法具有高效利用襯底的優(yōu)勢(shì)。但是，來(lái)自所有研究小組的結(jié)果表明V_DD被限制到0.6到0.8V范圍內(nèi)。Seizo Kakimoto及其研究團(tuán)隊(duì)對(duì)這V_DD的限制做出了某些改進(jìn)。他們的工作利用了一種自適應(yīng)電源電壓方法(圖2)來(lái)產(chǎn)生所需要的電源電壓，以便他們的BDTMOS與以前的研究相比獲得改進(jìn)的穩(wěn)定性，但犧牲了額外的控制電路和更大的芯片面積。

在1996年IEDM上展示了另一種方法：采用具有柵—淺阱接觸(SSS-C)的改良先進(jìn)絕緣(SITOS)CMOS的超低功耗邏輯電路來(lái)實(shí)現(xiàn)BDTMOS。通過(guò)采用改良的CMOS制程，將寄生的阱電容最小化，并獲得更高的工作頻率。

除了在簡(jiǎn)單的靜態(tài)CMOS邏輯配置中采用B-DTMOS之外，Elgharbawy以多米諾B-DTMOS(B-DTPMOS)邏輯電路的形式提出了基于DTMOS的其他邏輯方案，其將時(shí)鐘信號(hào)布線到襯底。13在動(dòng)態(tài)電路中將系統(tǒng)時(shí)鐘連接到所有NMOS晶體管的共同襯底，這改善了類似多米諾電路的開(kāi)關(guān)速度和驅(qū)動(dòng)能力，與傳統(tǒng)的亞閾值多米諾方案相比僅略微增加了功耗。此外，B-DTPMOS可以與B-DTNMOS結(jié)合，通過(guò)略有增加的功耗來(lái)獲得甚至更快的工作頻率以及更高的驅(qū)動(dòng)能力。但是，其與傳統(tǒng)的亞閾值多米諾方案相比節(jié)省了43.2%的功耗。這些結(jié)果表明，所提出的RFID應(yīng)答器更適合于電池供電的器件，在這里節(jié)省功耗是首要關(guān)注的問(wèn)題。

由于DTMOS技術(shù)的低功耗特性，與其有關(guān)的大部分早期工作側(cè)重于數(shù)字電路。但目前，兩個(gè)研究小組證實(shí)了DTMOS在模擬電路中的應(yīng)用。一個(gè)小組實(shí)現(xiàn)了在5pF和10kΩ負(fù)載條件下具有35.7MHz單位增益頻率與64deg.相位裕度的低電壓(1-V)運(yùn)算放大器(opamp)。

另一小組制作了采用動(dòng)態(tài)閾值MOS晶體管的穩(wěn)定帶隙參考電路。適合于低電壓、低功耗，可以容許中等精度的IC，帶隙參考電路工作在低至0.85V的電源電壓下，并產(chǎn)生0.65V的參考電壓，而僅消耗1μW的功率。采用標(biāo)準(zhǔn)0.35μm CMOS制程生產(chǎn)的該裸片僅有0.063mm²的面積。

除了數(shù)字和模擬應(yīng)用，來(lái)自臺(tái)灣國(guó)立交通大學(xué)的研究人員指出DTMOS在RF應(yīng)用中具有同樣的潛力。其實(shí)現(xiàn)并研究了采用來(lái)自TSMC具有深N阱隔離的標(biāo)準(zhǔn)0.18μm CMOS制程生產(chǎn)的高速DTMOS結(jié)構(gòu)(圖3)。所發(fā)現(xiàn)該DTMOS結(jié)構(gòu)顯示了在其輸入端的電阻特性，這是因?yàn)檫B接在一起的襯底柵；正向偏置VBS增強(qiáng)了電流增益，從而改善了頻率響應(yīng)。

在一項(xiàng)試驗(yàn)中，該小組報(bào)告說(shuō)在低漏電流中，DTMOS顯示出增強(qiáng)了介質(zhì)頻率(f_t)和最大諧振頻率(f_max)的性能。例如，他們觀察到漏電流為12.5mA時(shí)，f_t為65GHz而f_max為52GHz。源—襯底電容擴(kuò)大了帶寬，但平坦了功率增益。對(duì)DTMOS而言輸入三階截點(diǎn)(IIIP3)性能也比傳統(tǒng)的CMOS要好上3.3dB。在低漏電流下更好的線性表明，盡管源—襯底電容所產(chǎn)生的襯底損耗導(dǎo)致DTMOS的輸出功率要比傳統(tǒng)CMOS低，但DTMOS對(duì)RF放大器而言是一項(xiàng)具有吸引力的制程。

對(duì)驅(qū)動(dòng)電路而言，與CMOS相比，DTMOS是強(qiáng)有力的候選電路，在低電流下其具有更佳的跨導(dǎo)到漏源的電流(g_m-to-I_DS)比，DTMOS顯示出低的溝道電阻。由于并行三極管的貢獻(xiàn)，DTMOS表現(xiàn)出用于驅(qū)動(dòng)電路的優(yōu)良潛力。DTMOS的優(yōu)良特性就是其固有的襯底-源間的二極管可以作為靜電放電(ESD)保護(hù)，消除了額外所需的ESD電路。

基于上面提出的結(jié)果，作者目前認(rèn)為DTMOS是代替肖特基接觸，作為UHF RFID應(yīng)答器整流器件的良好選擇。DTMOS的低功耗特性還將有助于減少RFID數(shù)字模塊的功耗。

作者在多媒體大學(xué)的研究小組與Silterra(馬來(lái)西亞)合作，曾參與開(kāi)發(fā)DTMOS UHF RFID應(yīng)答器IC。第一個(gè)項(xiàng)目之一采用Silterra生產(chǎn)工藝完成了帶隙參考(BGR)電路的成功設(shè)計(jì)、生產(chǎn)以及測(cè)試。作為RFID應(yīng)答器IC片內(nèi)電源一部分的穩(wěn)定電壓參考是重要器件。其產(chǎn)生漏電壓(V_DD)以及作為應(yīng)答器數(shù)字電路和片內(nèi)振蕩器的穩(wěn)定電源。精心設(shè)計(jì)的參考源必須隨工藝參數(shù)變動(dòng)、電壓和溫度的變化而保持穩(wěn)定，不必在生產(chǎn)過(guò)程中做出調(diào)整。

采用CMOS工藝的傳統(tǒng)BGR通常使用二極管連接的寄生襯底垂直PNP晶體管或橫向PNP晶體管作為二極管器件。典型的帶隙設(shè)計(jì)要求至少幾十個(gè)微瓦的功耗，并提供大約1.25V的缺省輸出電壓，其幾乎與硅的帶隙電壓一樣，將其外推到0K。

在UHF RFID IC中可以實(shí)現(xiàn)的V_DD電源電壓在1~1.5V范圍內(nèi)，僅用于優(yōu)化器件的范圍。整流后的RFID數(shù)字核心電壓V_DD小于1V。所以，傳統(tǒng)的BGR不適合于RFID應(yīng)用有兩個(gè)原因：其高功耗與相對(duì)高的參考電壓，以及BGR所要求的最小電源電壓。圖4表示了作者所提出的解決方法—DTMOS BGR。

對(duì)器件設(shè)計(jì)的后端而言，采用通常的版圖技術(shù)，例如同中心版圖和dummy晶體管技術(shù)，來(lái)確保器件的對(duì)稱。采用高阻抗多晶硅電阻是由于其在該制程可以選擇的電阻中提供了最佳的電阻系數(shù)(Ω/square)，可以獲得最小的芯片面積。仿真結(jié)果是基于Silterra晶圓廠HSPICE模型的。由于DTMOS的特性，漏襯底結(jié)有正向偏置的可能。通常，SPICE(HSPICE)模型不能準(zhǔn)確預(yù)測(cè)這一情況下的器件行為。

圖5表示了DTMOS BGR的顯微照片。采用安捷倫科技的HP4156B參數(shù)分析儀在晶圓探測(cè)站上進(jìn)行全部測(cè)量。這些測(cè)量通常與仿真是一致的，如表中所示。

B-DTMOS的主要貢獻(xiàn)是將用來(lái)生產(chǎn)一系列用于UHF RFID應(yīng)答器數(shù)字模塊的標(biāo)準(zhǔn)數(shù)字單元。B-DTMOS在超低電壓條件下提供了良好的數(shù)字性能。B-DTMOS與傳統(tǒng)的CMOS技術(shù)相比具有更低的漏電流和更高的速度，這意味著未來(lái)的設(shè)計(jì)大有希望，盡管新的數(shù)字單元將比CMOS消耗更大的芯片面積，這是由于控制電路復(fù)雜度的增加。

此外，DTMOS顯示出有望用于RF應(yīng)用。一些研究人員已經(jīng)研究了作為代替肖特基接觸的整流過(guò)程的可能。與需要生產(chǎn)肖特基接觸的前處理相比，這在標(biāo)準(zhǔn)CMOS制程中支持低成本產(chǎn)品。繼續(xù)與Silterra(馬來(lái)西亞)的研究工作在標(biāo)準(zhǔn)低成本的0.18μm CMOS制程中采用DTMOS來(lái)設(shè)計(jì)UHF RFID應(yīng)答器IC，目前在調(diào)制器和解調(diào)器設(shè)計(jì)中采用了DTMOS結(jié)構(gòu)。

作者：Faisal Mohd-Yasin, Y.K. Teh, M.B.I. Reaz, A. Kordesch.

安捷倫科技公司